脑极体方寸之困：纳米级芯片通关路，原创( 二 ) ：方寸之困：纳米级芯片通关路

然后， IC芯片就像是用乐高积木盖房子一样，将设计好的电路在硅片基底上面一层。一层又一层的堆叠出来。这里就要使用到“光刻”的方法。

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（IC电路3D剖面图，蓝色为晶圆，红色和黄色为层叠的电路）
首先在硅晶圆片上涂一层光刻胶，然后放上掩模版，再用光束照射掩模版。经过一段时间的曝光，被照射的光刻胶区域发生变化，然后再用化学试剂刻蚀，就在硅片上留下了想要的图形。这个过程就称之为“光刻” 。
然后，是对硅片进行掺杂，也就是加入三族（硼）或者五族（磷）元素，形成相应的P型或者N型晶体管。硅片上面残留的光刻胶的部分就会阻挡掺杂元素进入下面的硅片，而对于那些光刻胶被刻蚀的区域，掺杂元素就会进入硅片，形成晶体管了。

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（CPU内部的层状结构，最下层为器件层，线宽最窄，即MOSFET晶体管）
整体上，一块圆形硅晶薄片穿梭在各种极端精密的加工设备之间，要经过昼夜无休地被连续加工两个月，进行热处理、光刻、刻蚀、清洗、沉积等成百上千道工序，在硅片表面制作出只有发丝直径千分之一的沟槽或电路，最终集成了海量的微小电子器件，经切割、封装，成为现代电子设备当中最核心的硬件——芯片。
因为要在如此小的空间里放上亿个半导体元件，那么晶体管的尺寸就要达到了纳米量级。直观地理解，我们的指甲的厚度大约是0.1毫米，而1纳米就相当于我们指甲厚度的十万分之一。
所谓制程，就是在芯片中最基本功能单位门电路的宽度，也就是线宽。缩小线宽的作用，就是在更小的芯片中塞入更多的晶体管，可以增加处理器的运算效率，降低成本；或者是在满足运算的前提下，减少芯片体积，以降低耗电量和满足设备轻薄、微小化的需求。
现在主流的纳米级制程是10nm和7nm ，最先进的制程已经达到5nm ，并正在向3nm演进。
5nm工艺制程如何实现？
尽管缩小制程带来性能和功耗等诸多好处，但实际上，受到物理界限和漏电问题的制约，制程变小并不是无限制的。
我们知道，信息世界是由0和1二进制生成的，而晶体管就是将0101之类的数字信息转换成电信号的半导体硬件。晶体管由“沟道”和“栅极”组成，其中电流在半导体的源极和漏极之间流动， “栅极”用于管理流过“沟道”的电流。， “门”通过放大电信号并且还用作开关，产生二进制的系统数据。随着晶体管变小，源极和漏极之间的距离变小，使得作为开关的晶体管难以工作。
具体来讲，晶体管的门与通道之间有一层绝缘的二氧化硅，作用就是防止漏电流，自然绝缘层越厚绝缘作用越好。然而随着工艺的发展，这个绝缘层的厚度被慢慢削减，原本仅数个原子层厚的二氧化硅绝缘层变得更薄，进而导致泄漏更多电流，泄漏的电流又增加了芯片额外的功耗。
为应对这些挑战，第一个重要改进出现在2000年后，为应对绝缘层的漏电，工程师使用了更多的新型绝缘材料，即使其他组件继续收缩，绝缘层也不再收缩。第二个是对晶体管的结构进行剧烈改进。当晶体管的制程进入到25nm以下的时候，即使是更绝缘的材料也不能防止漏电。原先的平面晶体管（PlanarFET）的尺寸就已达到其物理极限，而一种采用更复杂的三维立体结构（FinFET）的鳍式晶体管应运而生。

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（英特尔采用FinFET（Tri-Gate）技术，减少因物理现象所导致的漏电现象）
平面晶体管仅允许沟道和栅极仅在一个平面中接触，但是鳍式晶体管具有三维结构，其允许沟道的三个侧面（不包括其底部）与栅极接触。这种与栅极的增加的接触改善了半导体性能并且增加了工作电压的降低，解决了由短沟道效应引起的问题。