芯片设计|意外的耦合问题越来越多 it芯片

一种设计元素可能受到另一种设计元素影响的间接且通常是意想不到的方式的数量正在增加，这使得确保一个芯片或封装中的多个芯片能够可靠运行变得更加困难。随着几何尺寸变小、频率上升、电压下降以及系统变大，不可忽视的非预期耦合，在这些潜在因素的相互作用，芯片故障率逐年升高。

其中一些分析工具正在变得可用，但几乎没有完全定义的方法来以整体方式解决问题。这又需要关注多少联轴器呢？
Siemens EDA模拟和混合信号 IC 验证解决方案的首席产品经理 Pradeep Thiagarajan 说：“有可预测的因素，还有影响设计过程的不可预测的因素。” “通常，设计师可以很好地处理设计中考虑的可预测方面。分析确保使用代工厂的认证模型可以满足其功能规格。但它是不可预测的，例如意外的耦合或噪音，这些都可能会带来艰巨的挑战。关键是这是一个无形的问题，这就是它令人恐惧的原因。 ”
新的封装技术正在增加耦合机制。 “随着电子系统变得越来越复杂，通过设计实现‘第一次正确’的细微差别也在增加， ” Cadence系统设计和分析技术产品营销组总监 Sherry Hess 说。 “IC 封装技术的进步就是一个很好的例子，因为有几个挑战会影响 3D-IC 设计，其中最重要的是与内插器等小芯片之间的互连相关的电磁 (EM) 和热影响。 ”
信息和电源完整性

一些耦合已经存在了一段时间，并且得到了更好的解决，这其中包括信号完整性和电源完整性。 “信号耦合越来越受到高级工艺节点的关注， ”西门子的 Thiagarajan 说。 “这些节点促进并促进了以功率、性能和面积为主要动机的更密集的芯片设计。然而，信号耦合的风险现在更加放大了。信号耦合是一个隐藏的问题。如果不能快速准确地检测到，可能会导致芯片发生灾难性故障。您肯定是希望在设计验证过程中具有预测性，而不是被动地在硬件中发现这一点。 ”
Movellus 总裁兼首席执行官 Mo Faisal 说：“当你在芯片内部路由信号时，电线变得越来越细，但越来越长，这使得它们成为天线。 ” “它们正在辐射通过它们的任何东西，并且正在整个电磁（EM）频谱中辐射。更高的频率意味着更短的波长。波长越短，传输效果就越高，那么你的数字信号就不再是数字信号了。它们变成微波信号，您必须开始担心终止和反射。这需要一种完全不同的分析。它基本上需要微波设计才能进入包装。 ”
当一个封装中有多个裸片时，问题的范围会扩大。 “随着电路密度的增加， EM 干扰的可能性也在增加， ”Cadence 的 Hess 说。 “它需要一个完整的仿真解决方案，能够准确预测竣工性能。在像3D-IC这样的高前期成本产品中，将仿真与设计相结合可确保加快上市时间，同时管理成本并降低不确定性和风险。 ”
一段时间以来，电源完整性也一直是个问题。 Ansys 5G 和空间项目总监 Shawn Carpenter 表示：“这需要进行详细分析，当然是在芯片级别。 ”“你有几十亿个门，其中许多可以同时切换。这会弄乱另一个子块，并且芯片的一部分会弄乱芯片的其他部分。您可以有效地将信号调制到电路的其他部分，因为这些电源完整性问题正在上拉和下拉电源。如果您的芯片包含无线电发射器，并且其电源正在接收一定量的调制，或者该电源上有一些散列和噪声，它们会进入您的最终功率放大器，并可能成为最终传输信号中的互调产物。这可能会导致您的设备无法通过合规性测试。 ”
电源完整性继续恶化。 “在未来，我们将通过电力输送网络看到更多的耦合，特别是在新节点和/或堆叠系统中， ” Fraunhofer IIS 自适应系统工程高级系统集成组组长兼高效电子部门负责人 Andy Heinig 说师。 “在一个集中的外部供电网络中， A 块可以影响 B 块，而噪声是由开关活动产生的。较低的电源电压、较小的净空和较长的电源与堆叠系统中的晶体管之间的距离会增加该问题。为避免此类问题，可以使用更多的模拟——以及具有更多电源调节器的新架构。 ”
先进的封装给引脚可用性带来了额外的压力。 “你有电源线，每条电源线都有自己的 dI/dt 活动，正在遍历所有这些信号， ”Thiagarajan 说。 “当我们谈论更小、更密集的芯片时，芯片内的不同块之间正在发生越来越多的电源共享。主要目的是减少您的芯片级引脚数，但在此过程中，这些共享的电源网格和电线现在是频率和动态瞬态事件的载体，由它们自己的电路负载决定。这些现在成为附近任何信号的影响者。 ”