芯片设计|意外的耦合问题越来越多( 三 ) it芯片

“热的频率往往要低得多，并且需要在很长一段时间内进行仿真， ”费萨尔说。 “这就是建模的用武之地。当您开始进行热分析时，您不必担心每个晶体管。你只需将它们归为几个电流源，然后运行许多较小的模拟。 ”这可能需要在建模方面重新考虑。
活动依赖性
增加挑战的是这些耦合中有许多是活动依赖性的。 “会发生什么取决于你用那个单元做什么， ”卡彭特说。 “这可以改变你对电源轨施加的调制类型，它们耦合到信号总线、进入中频链等。要探索所有这些，除了建模和仿真之外别无他法。 ”
这将是小芯片的重大挑战，其中相邻设备的活动是未知的。 “你可以拥有一个以不同方式封装的基础芯片， ”Thiagarajan 说。 “所以现在，虽然你可能有一个设计，但与不同的应用程序相比，它可能有一组不同的 PVT 角来表征和验证。您可能会在较新的角落看到耦合的可能性，而这在先前应用的 PVT 角落中并不普遍。也许它发生在具有低电压余量的电路上。也许在第二个应用程序中，有更多的高频信号飞来飞去，或者某个时钟在另一个应用程序中不存在。也许在其他应用中发生了更多的电源 dI/dt 切换，并且可以耦合回该信号。 ”
规划所有这些可能的交互是必不可少的。 “一般来说，由于电容/电感耦合，快速开关信号（称为干扰源）会在低活动信号（称为受害者）中引入不需要的干扰，这可能会显着降低整体系统级性能， ”Francesco Settino 说， “这些问题可能会由于在开发周期中检测到的规格违规问题太晚而导致封装重新设计。因此，包装设计开始在最终产品的成本和性能方面发挥关键作用。 ”
这可能需要新的建模和分析能力。 “共存建模可以探索其中一些问题，即使您将系统框图放在一起， ”Carpenter 说。 “一组特定的块能很好地协同工作吗？他们会干涉吗？或者这个设计是我们需要调整的东西，我们可以从这个提议的设计中的失败中理解什么？当我们通过建模和仿真对其进行检查时，可以从中收集到哪些见解，以便我们了解应该避免什么或在哪里可以建立更多利润？”
在各个层面，都需要新的模式。 “模拟的建模和模型改进应该是设计和验证的一个组成部分，以快速识别潜在风险并及早解决问题， ”Fraunhofer 的 Prautsch 说。 “快速建模和/或模型细化的方法，以及改进跨设计域和验证的工具和设计自动化解决方案的接口，是获得更广阔视野、从而更好地理解和减少耦合效应的关键活动。 ”
工作流程的各个部分正在融合在一起并获得工具支持。 “这是一个循序渐进的分层过程， ”Thiagarajan 说。 “一旦你审查了你的街区，你就需要考虑它可能会与之交谈的街区并了解周围环境。由于邻近效应，这些边界之间的哪些信号会受到影响。这是一种蛮力方法，也不是一个简单的方法。对于特定的刺激，您正试图隔离需要分析的关键路径，然后改变刺激以触发不同的功能机制，这可能会影响可能影响其他信号的不同输出路径。 ”
今天，这些问题正在通过零碎的方法得到解决。 “没有任何方法可以购买或组装来做到这一点， ”费萨尔说。 “话虽如此，大团队确实有处理这些事情的内部方法。人们已经将自己的方法缝合在一起来做到这一点。没有一种整体工具——一个工具或工具的子集——可以很容易地组合在一起来处理它。负责这件事的人扮演着空中交通管制的角色，以确保所有的部分都很好地结合在一起，并且所有的分析都完成了。它们可以用许多不同的工具来完成。新的 EDA 工具通常来自芯片设计人员，然后被 EDA 公司吸收。这也正是这里正在发生的事情。芯片团队正在想出对其建模的方法，处理它的方法，
今天确实存在用于信号和电源完整性的工具，并且这些工具正在扩展并集成到流程中。其中许多解决方案还解决了与适当抽象相关的问题。
其他工具和流程正在出现。 “Cadence 提供了一个统一的工作流程，从 IC 设计开始和结束，从概念到制造，并包括 EM 和 ET 分析， ”Hess 说。 “简化的先进封装解决方案为客户提供了一种模型——什么是你制造的 (MWYM) 方法，可以快速、高效和可靠地交付工作设计。 ”
其中一些工具正在使用新颖的分析技术。 “英飞凌的研究工作侧重于开发一种方法，该方法利用机器学习 (ML) 算法从开发周期的早期阶段实现优化的 SoC 封装协同设计， ”英飞凌的 Settino 说。 “主要目标是检测系统级别的潜在规范违规问题，这些问题可能由于封装级别的信号完整性问题而发生。因此，它可以为封装设计开发提供指导，并为芯片设计开发提供快速反馈，以优化最终芯片封装设计，从而节省开发成本和上市时间。 ”