字节替换规则：1、没有使能扰码情 。

8、况下的字节替换规则2、使能扰码情况下的字节替换规则JESD204B规定的扰码、解扰码生成多项式规范中的扰码和解扰码生成多项式关系 ， 在实际使用中需要根据生成多项式获取并行数据的扰码逻辑关系 。
4、JESD204B CLASS 1系统架构图3 JESD204B class1 多个ADC同步输出到FPGA/ASIC架构图3 展示的是多个多通道ADC与FPGA或者ASIC的同步采集系统 ， logic device与ADC各自有独立的工作时钟和独立的sysref信号 ， 系统设计要求工作时钟和sysref信号为同一个时钟源提供 。
为了使多个ADC同步logic device要求输出一个相同时序信号的SYNC到每一 。

9、个ADC器件 。
图4 JESD204B class1 FPGA/ASIC 与多个DAC同步架构图4 展示的是多个多通道DAC与FPGA或者ASIC的同步采集系统 ， logic device与DAC各自有独立的工作时钟和独立的sysref信号 ， 系统设计要求工作时钟和sysref信号为同一个时钟源提供 。
为了方便逻辑器件内部的同步处理 ， 可以将所有的SYNC信号合成一个信号处理 。
5、实现JESD204B CLASS 1的逻辑功能框图图5 FPGA/ASIC内部JESD204B接收数据的逻辑功能框图高速接口数据先通过serdes接口回复出并行10bits数据后再映射到8bits数据,通常8bits数据域时钟 。

10、频率较高,我们实际逻辑器件(FPGA)内部使用的频率较低(一般逻辑现在使用的时钟频率大多不超过300MHz),这儿需要将字节数据转换成更宽的32bits数据或者64bits数据位宽,以降低逻辑器件内部工作时钟.数据在转换成更高位宽时没有按照用户的方式进行字节对齐,用户需要手动对齐数据格式.对字节齐后的JESD204B数据进行多通道(LAN)数据对齐处理,然后根据是否扰码进行字节替换和帧监控处理以及解扰码操作.最后根据JESD204B帧数据复用方式提取出有效数据.图6 FPGA/ASIC内部JESD204B发送数据的逻辑功能框图图6是JESD204B发送端在FPGA/ASIC内部实现的逻辑功能框 。

11、图.整个发送端在SYSREF信号作用下生成帧和多帧时序信号(规范中的帧和多帧是按照8bits即一个字节来定义的,在实际操作过程中由于FPGA内部逻辑采用的时钟频率一般到不到要求如10Gbps的高速接口信号的字节时钟是1GHz,当前如要FPGA内部逻辑运行1G的时钟频率是不可能,那么发送数据端口一般采用32bits或者64bits位宽进行发送数据),在我们实际设计过程中一般多帧的字节数都是按照4的倍数来设计.系统时序信号驱动下当检测到外部SYNC信号有效时开始输出JESD204B帧头数据BC直到SYNC信号拉高,在下一个多帧计数器信号启始时发送4个初始化多帧,当初始化多帧发送结束,启动发送数据, 。

12、数据根据配置进行是否扰码操作以及相对应的字节替换操作.最后将处理后的数据通过高速接口编码输出.6、确定性延迟确定性延迟即JESD204B CLASS1关键技术的具体体现 。
规范中有如下要求：多帧长度要大于最大的链路延迟 。
延迟定义为 DelayLINK = TLMFC = TX delay + Lane Delay + RX delay；时间的延迟在实际操作过程中和规范定义在此有点不同 ， 由于当前serdes发送和接收延迟较大 ， 在多数情况下多帧的字节数又不是很多（如32、64、128等）这种情况下是不满足规范要求的 ， 但是我们一样可以实现确定性延迟设计-这种情况下的延时会超过一个多帧 ， 可能会有2个及以 。

13、上的多帧延时 。
图8是规范中给出的确定延时示例 。
图8 规范中定义的确定性延迟示例从图8中可以看出发送端在LMFC计数器为0时开始启动发送多个Lanes的帧数据 ， 接收端每个Lane有不同延时 ， 反映到接收数据上即每个Lane的数据不是同一时刻通过CDR恢复出来的有时差 ， 但是所有Lane的数据都在当前多帧时间内接收到 ， 在下一个LMFC计数器为0时开始输出数据则可确保多个Lane的数据是同步输出 ， 且数据从发送到最后接收端输出这段延时是固定的 ， 即为确定性延迟 。
实际使用过程中的确定性延时如图9所示图9 实际情况中的确定性延时在工程应用中TX和RX端的LMFC可能不是严格对齐的(与整个系统设计相关)存在一个固 。

14、定的相差 。
发送端发送的数据从并行数据编码开始到最后数据输出的Tx.延时可能超过1个多帧周期 ， 在经过线路延时(很小几个字节延时) ， 高速差分信号输入到FPGA管脚到并行数据对齐输出的Rx.延时可能会超过1个多帧周期 。
同时每一个LANE之间的数据最后通过接收端解码出来的也存在不同时延差（线路距离差 ， 数据提取相位差等组成） ， 系统中接收端LANE最早于K.a点获取到数据、最迟K.b点获取到数据 。

来源：(未知)

【学习资料】网址：/a/2021/0321/0021742853.html

标题：特选材料|jesd204b_FPGA实现[特选材料]( 二 )