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verilog中的逻辑与（&&）在vhdl中怎么表示？

【数码】 verilog中的逻辑与（&&）在vhdl中怎么表示？

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傻大方资讯为您精选的网友回复（供您参考）：

[编程]vhdl中只有按位与（and），那么verilog中的逻辑与（&&）在vhdl中怎么表示？难道只能用两个连续的if来判断吗？比如verilog：if(sdh_frm_o&&(!sdh_frm_o_ff1))转换成什么样的vhdl代码比较合适？谢谢

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