半导体行业观察|芯片的未来，靠这些技术了( 二 )

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台积电CoWos封装技术概念。（Source：台积电）
除了CoWos 外，扇出型晶圆级封装也可归为2.5D 封装的一种方式。扇出型晶圆级封装技术的原理，是从半导体裸晶的端点上，拉出需要的电路至重分布层（Redistribution Layer），进而形成封装。因此不需封装载板，不用打线（Wire）、凸块（Bump），能够降低30% 的生产成本，也让芯片更薄。同时也让芯片面积减少许多，也可取代成本较高的直通硅晶穿孔，达到透过封装技术整合不同元件功能的目标。
当然，立体封装技术不只有2.5D ，还有3D 封装。那么，两者之间的差别究竟为何，而3D 封装又有半导体业者正在采用？
相较于2.5D 封装， 3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用硅穿孔来连结上下不同芯片的电子讯号，以直接将记忆体或其他芯片垂直堆叠在上面。此项封装最大的技术挑战便是，要在芯片内直接制作硅穿孔困难度极高，不过，由于高效能运算、人工智能等应用兴起，加上TSV 技术愈来愈成熟，可以看到越来越多的CPU、GPU 和记忆体开始采用3D 封装。
3D封装是直接将芯片堆叠起来。（Source：英特尔）
台积电、英特尔积极发展3D 封装技术
在3D 封装上，英特尔（Intel）和台积电都有各自的技术。英特尔采用的是「Foveros」的3D 封装技术，使用异构堆叠逻辑处理运算，可以把各个逻辑芯片堆栈一起。也就是说，首度把芯片堆叠从传统的被动硅中介层与堆叠记忆体，扩展到高效能逻辑产品，如CPU、绘图与AI 处理器等。以往堆叠仅用于记忆体，现在采用异构堆叠于堆叠以往仅用于记忆体，现在采用异构堆叠，让记忆体及运算芯片能以不同组合堆叠。
另外，英特尔还研发3 项全新技术，分别为Co-EMIB、ODI 和MDIO 。 Co-EMIB 能连接更高的运算性能和能力，并能够让两个或多个Foveros 元件互连，设计人员还能够以非常高的频宽和非常低的功耗连接模拟器、记忆体和其他模组。 ODI 技术则为封装中小芯片之间的全方位互连通讯提供了更大的灵活性。顶部芯片可以像EMIB 技术一样与其他小芯片进行通讯，同时还可以像Foveros 技术一样，通过硅通孔（TSV）与下面的底部裸片进行垂直通讯。

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英特尔Foveros技术概念。（Source：英特尔）
同时，该技术还利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的硅通孔大得多，其电阻更低，因而可提供更稳定的电力传输；并透过堆叠实现更高频宽和更低延迟。此一方法减少基底芯片中所需的硅通孔数量，为主动元件释放了更多的面积，优化裸片尺寸。
而台积电，则是提出「3D 多芯片与系统整合芯片」（SoIC）的整合方案。此项系统整合芯片解决方案将不同尺寸、制程技术，以及材料的已知良好裸晶直接堆叠在一起。
台积电提到，相较于传统使用微凸块的3D 积体电路解决方案，此一系统整合芯片的凸块密度与速度高出数倍，同时大幅减少功耗。此外，系统整合芯片是前段制程整合解决方案，在封装之前连结两个或更多的裸晶；因此，系统整合芯片组能够利用该公司的InFO 或CoWoS 的后端先进封装技术来进一步整合其他芯片，打造一个强大的「3D×3D」系统级解决方案。

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