新智造|芯片巨头们都在争相研发的3D封装关键技术究竟有多难？与现有的堆叠和结合方法相比

文章图片
与现有的堆叠和结合方法相比，混合结合可以提供更高的带宽和更低的功耗，但混合键合技术也更难实现。
作者|吴优
代工厂、设备供应商、研发机构等都在研发一种称之为铜混合键合（Hybridbonding）工艺，这项技术正在推动下一代2.5D和3D封装技术。
与现有的堆叠和键合方法相比，混合键合可以提供更高的带宽和更低的功耗，但混合键合技术也更难实现。
异构集成是铜混合键合的主要优势
—
铜混合键合并不是新鲜事，从2016年开始， CMOS图像传感器开始使用晶圆间（Wafer-to-Wafer）的混合键合技术制造产品。具体而言，供应商会先生产一个逻辑晶圆，然后生产一个用于像素处理的单独晶圆，之后使用铜互连技术将两个晶圆结合在一起，再将各芯片切成小片，形成CMOS图像传感器。
混合键合与先进封装的工作方式几乎相同，但前者更复杂。供应商正在开发另一种不同的变体，称为裸片对晶圆（Die-to-Wafer）的键合，可以在内插器或者其他裸片上堆叠和键合裸片。 KLA的行销高级总监StephenHiebert表示：“我们能观察到裸片对晶圆的混合键合发展强劲，其主要优势在于它能够实现不同尺寸芯片的异构集成。 ”
这一方案将先进封装提高到一个新的水平，在当今先进封装案例中，供应商可以在封装中集成多裸片的DRAM堆栈，并使用现有的互连方案连接裸片。通过混合键合， DRAM裸片可以使用铜互连的方法提供更高的带宽，这种方法也可以用在内存堆栈和其他高级组合的逻辑中。
Xperi的杰出工程师GuilianGao在最近的演讲中说：“它具有适用于不同应用的潜力，包括3DDRAM ，异构集成和芯片分解。 ”
不过这是一项极具挑战性的工作。裸片对晶圆的混合键合需要原始的芯片、先进的设备和完美的集成方案，但是如果供应商能够满足这些要求，那么该项技术将成为高级芯片设计的诱人选择。
传统上，为改进设计，业界开发了片上系统（SoC），可以缩小每个具有不同功能的节点，然后在将它们封装到同一裸片上，但是随着单个节点正变得越来越复杂和昂贵，更多的人转向寻找新的替代方案。在传统的先进封装中组装复杂的芯片可以扩展节点，使用混合键合的先进封装则是另一种选择。
GlobalFoundry、英特尔、三星、台积电和联电都在致力于铜混合键合封装技术， Imec和Leti也是如此。此外， Xperi正在开发一种混合键合技术，并将该技术许可给其他公司。
已有IC封装技术的特色
—
IC封装类型众多，细分封装市场的互连类型，包括引线键合、倒装芯片、晶圆级封装（WLP）和直通硅通孔（TSV）。互连是将一个芯片连接到封装中的另一个芯片， TSV的I/O数量最高，其次是WLP、倒装芯片和引线键合，混合互连比TSV密度更高。
TechSearch称，当今的封装大约有75%至80%是基于引线键合，即使用焊线机细线将一个芯片接到另一个芯片或基板上，引线键合多用于商品包装和存储器裸片堆叠。
在倒装芯片中，使用各种工艺步骤在芯片顶部形成大量的焊料凸块或微小的铜凸块，然后将器件翻转并安装在单独的芯片或板上。凸块落在铜焊盘上，形成点连接，称之为晶圆键合机的系统键合裸片。
WLP是直接在晶圆上进行封装测试，之后再切割成单颗组件。扇出晶圆级封装（Fan-outWLP）也是晶圆级封装中的一种。 Veeco的一位科学家CliffMcCold在ECTC的演讲中说， “采用WLP能够进行较小的二维连接，从而将硅芯片重新分派到更大的面积上，为现代设备提供更高的I/O密度，更高的带宽和性能。 ”
TSV用于高端2.5D/3D封装。在2.5D封装中，裸片堆叠在内插器上，内插器中包含TSV ，中间层是连接芯片和电路板之间的桥梁，可提供更多的I/O和带宽。