人类陷入“制程焦虑”，但芯片真的越小越好么

知名芯片调研公司IC Insights曾做过一个有趣的估算，如果想追赶上全球最大的晶圆代工厂台积电，起码需要五年时间外加一万亿人民币。这里追赶的对象，指的就是台积电在芯片先进制程上的制造能力。
芯片先进制程的魔力不需赘述，在技术上它是手机、平板、电脑等消费电子产品赖以运转的关键；在经济价值上，掌握先进制程能力的台积电2020年创造了1197.87亿元人民币的净利润；在战略重要性层面，芯片已关系到产业安全乃至地缘之间的经贸关系……
但有意思的是，事实上，并非所有芯片工厂都在拼命追求制程。全球前五的晶圆代工厂——台积电、三星、联电、格罗方德、中芯国际中，中芯国际在制程工艺上不停追赶，然而排名三四号位的联电、格罗方德都已几乎放弃了先进制程的研究。
联电在2018年时已放弃对12nm制程的研发，当时还是全球第二大芯片代工厂的格罗方德也随后宣布放弃7nmFinFET工艺的研发。如今，纵观全球的晶圆代工厂（Foundry）和IDM模式（Integrated Device Manufacture），实际有能力生产7nm及更小芯片制程的只有台积电、三星以及稍后一步的英特尔（7nm已taped-in）。
为何各大芯片厂商纷纷放弃对先进制程的研制呢？制程更小的芯片性能就一定更好吗？这其中其实有不少门道。
芯片的先进制程，简单来说就是把芯片从大做小，具体是指芯片晶体管栅极宽度的大小，数字越小对应晶体管密度越大，芯片功耗越低，性能越高，但要实际做到这一点却并不容易。从芯片的进化历史来看，芯片的研发主要遵循着摩尔定律，即每18个月到两年间，芯片的性能会翻一倍，使一块芯片内装上尽可能多的晶体管来提升芯片性能。
上个世纪80年代，芯片内晶体管的大小进入微米级，再到2004年，芯片内的晶体管已微缩至纳米级别。此时，问题陆续出现了，纳米级别的晶体管的集成度和精细化程度非常高，要知道一个原子就有0.1nm ，在人类物理认知极限上的工艺难度可想而知。
如今出现的最具代表的两个问题是短沟道效应和量子隧穿难题。短沟道效应（short-channel effects）是指“当金属氧化物半导体场效应管的导电沟道长度降低到十几纳米、甚至几纳米量级时，晶体管出现的一些效应” 。这些效应主要包括“阈值电压随着沟道长度降低而降低、漏致势垒降低（Drain-induced barrier lowering）、载流子表面散射、速度饱和（Saturation velocity）、离子化和热电子效应” 。
被这些复杂的技术术语绕懵了吧，其实简单来说就是，因为晶体管是一个有三个端口的管子——电子从源端跑到漏端，借此完成信息的传递，而决定“跑”的节奏的是其中的一个“开关” ，也就是栅端。它的开关由端口对应的电压变化来决定。