Verilog数字系统设计教程的作品目录_生活广记

第一部分 Verilog数字设计基础
第1章 Verilog的基本知识
1.1 硬件描述语言HDL
1.2 Verilog HDL的历史
1.2.1 什么是Verilog HDL
1.2.2 Verilog HDL的产生及发展
1.3 Verilog HDL和 VHDL的比较
1.4 Verilog的应用情况和适用的设计
1.5 采用Verilog HDL设计复杂数字电路的优点
1.5.1 传统设计方法——电路原理图输入法
1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较
1.5.3 Verilog的标准化与软核的重用
1.5.4 软核、固核和硬核的概念及其重用
1.6 采用硬件描述语言(Verilog HDL)的设计流程简介
1.6.1 自顶向下(Top_Down)设计的基本概念
1.6.2 层次管理的基本概念
1.6.3 具体模块的设计编译和仿真的过程
1.6.4 具体工艺器件的优化、映像和布局布线
小结
思考题
第2章 Verilog语法的基本概念
概述
2.1 Verilog模块的基本概念
2.2 Verilog用于模块的测试
小结
思考题
第3章模块的结构、数据类型、变量和基本运算符号
概述
3.1 模块的结构
3.1.1 模块的端口定义
3.1.2 模块内容
3.1.3 理解要点
3.1.4 要点总结
3.2 数据类型及其常量和变量
3.2.1 常量
3.2.2 变量
3.3 运算符及表达式
3.3.1 基本的算术运算符
3.3.2 位运算符
小结
思考题
第4章运算符、赋值语句和结构说明语句
概述
4.1 逻辑运算符
4.2 关系运算符
4.3 等式运算符
4.4 移位运算符
4.5 位拼接运算符
4.6 缩减运算符
4.7 优先级别
4.8 关键词
4.9 赋值语句和块语句
4.9.1 赋值语句
4.9.2 块语句
小结
思考题
第5章条件语句、循环语句、块语句与生成语句
概述
5.1 条件语句（if_else语句）
5.2 case语句
5.3 条件语句的语法
5.4 多路分支语句
5.5 循环语句
5.5.1 forever语句
5.5.2 repeat语句
5.5.3 while语句
5.5.4 for语句
5.6 顺序块和并行块
5.6.1 块语句的类型
5.6.2 块语句的特点
5.7 生成块
5.7.1 循环生成语句
5.7.2 条件生成语句
5.7.3 case生成语句
5.8举例
5.8.1 四选一多路选择器
5.8.2 四位计数器
小结
思考题
第6章结构语句、系统任务、函数语句和显示系统任务
概述
6.1 结构说明语句
6.1.1 initial语句
6.1.2 always语句
6.2 task和function说明语句
6.2.1 task和function说明语句的不同点
6.2.2 task说明语句
6.2.3 function说明语句
6.2.4 函数的使用举例
6.2.5 自动（递归）函数
6.2.6 常量函数
6.2.7 带符号函数
6.3 关于使用任务和函数的小结
6.4 常用的系统任务
6.4.1 $display和$write任务
6.4.2 文件输出
6.4.3 显示层次
6.4.4 选通显示
6.4.5 值变转储文件
6.5 其他系统函数和任务
小结
思考题
第7章调试用系统任务和常用编译预处理语句
概述
7.1 系统任务 $monitor
7.2 时间度量系统函数$time
7.3 系统任务$finish
7.4 系统任务$stop
7.5 系统任务$readmemb和$readmemh
7.6 系统任务 $random
7.7 编译预处理
7.7.1 宏定义?define
7.7.2 文件包含处理?include
7.7.3 时间尺度?timescale
7.7.4 条件编译命令?ifdef、?else、?endif
7.7.5 条件执行
小结
思考题
第8章语法概念总复习练习
概述
小结
第二部分设计和验证部分
第9章 Verilog HDL模型的不同抽象级别
概述
9.1 门级结构描述
9.1.1 与非门、或门和反向器及其说明语法
9.1.2 用门级结构描述D触发器
9.1.3 由已经设计成的模块构成更高一层的模块
9.2 Verilog HDL的行为描述建模
9.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模
9.2.2 Verilog HDL建模在TopDown设计中的作用和行为建模的可综合性问题
9.3 用户定义的原语
小结
思考题
第10章如何编写和验证简单的纯组合逻辑模块
概述
10.1 加法器
10.2 乘法器
10.3 比较器
10.4 多路器
10.5 总线和总线操作
10.6 流水线
小结
思考题
第11章复杂数字系统的构成
概述
11.1 运算部件和数据流动的控制逻辑
11.1.1 数字逻辑电路的种类
【Verilog数字系统设计教程的作品目录】
11.1.2 数字逻辑电路的构成
11.2 数据在寄存器中的暂时保存
11.3 数据流动的控制
11.4 在Verilog HDL设计中启用同步时序逻辑
11.5 数据接口的同步方法
小结
思考题
第12章同步状态机的原理、结构和设计
概述
12.1 状态机的结构
12.2 Mealy状态机和Moore状态机的不同点
12.3 如何用Verilog来描述可综合的状态机
12.3.1 用可综合Verilog模块设计状态机的典型办法
12.3.2 用可综合的Verilog模块设计、用独热码表示状态的状态机
12.3.3 用可综合的Verilog模块设计、由输出指定的码表示状态的状态机
12.3.4 用可综合的Verilog模块设计复杂的多输出状态机时常用的方法
小结
思考题
第13章设计可综合的状态机的指导原则
概述
13.1 用Verilog HDL语言设计可综合的状态机的指导原则
13.2 典型的状态机实例
13.3 综合的一般原则
13.4 语言指导原则
13.5 可综合风格的Verilog HDL模块实例
13.5.1 组合逻辑电路设计实例
13.5.2 时序逻辑电路设计实例
13.6 状态机的置位与复位
13.6.1 状态机的异步置位与复位
13.6.2 状态机的同步置位与复位
小结
思考题
第14章深入理解阻塞和非阻塞赋值的不同
概述
14.1 阻塞和非阻塞赋值的异同
14.1.1 阻塞赋值
14.1.2 非阻塞赋值
14.2 Verilog模块编程要点
14.3 Verilog的层次化事件队列
14.4 自触发always块
14.5 移位寄存器模型
14.6 阻塞赋值及一些简单的例子
14.7 时序反馈移位寄存器建模
14.8 组合逻辑建模时应使用阻塞赋值
14.9 时序和组合的混合逻辑——使用非阻塞赋值
14.10 其他阻塞和非阻塞混合使用的原则
14.11 对同一变量进行多次赋值
14.12 常见的对于非阻塞赋值的误解
小结
思考题
第15章较复杂时序逻辑电路设计实践
概述
小结
思考题
第16章复杂时序逻辑电路设计实践
概述
16.1 二线制I2C CMOS串行EEPROM的简单介绍
16.2 I2C总线特征介绍
16.3 二线制I2C CMOS串行EEPROM的读写操作
16.4 EEPROM的Verilog HDL程序
总结
思考题
第17章简化的 RISC_CPU设计
概述
17.1 课题的来由和设计环境介绍
17.2 什么是CPU
17.3 RISC_CPU结构
17.3.1 时钟发生器
17.3.2 指令寄存器
17.3.3 累加器
17.3.4 算术运算器
17.3.5 数据控制器
17.3.6 地址多路器
17.3.7 程序计数器
17.3.8 状态控制器
17.3.9 外围模块
17.4 RISC_CPU 操作和时序
17.4.1 系统的复位和启动操作
17.4.2 总线读操作
17.4.3 总线写操作
17.5 RISC_CPU寻址方式和指令系统
17.6 RISC_CPU模块的调试
17.6.1 RISC_CPU模块的前仿真
17.6.2 RISC_CPU模块的综合
17.6.3 RISC_CPU模块的优化和布局布线
小结
思考题
第18章虚拟器件/接口、IP和基于平台的设计方法及其在大型数字系统设计中的作用
概述
18.1 软核和硬核、宏单元、虚拟器件、设计和验证IP以及基于平台的设计方法
18.2 设计和验证IP供应商
18.3 虚拟模块的设计
18.4 虚拟接口模块的实例
小结
思考题
第三部分设计示范与实验练习
概述
练习一简单的组合逻辑设计
练习二简单分频时序逻辑电路的设计
练习三利用条件语句实现计数分频时序电路
练习四阻塞赋值与非阻塞赋值的区别
练习五用always块实现较复杂的组合逻辑电路
练习六在Verilog HDL中使用函数
练习七在Verilog HDL中使用任务（task）
练习八利用有限状态机进行时序逻辑的设计
练习九利用状态机实现比较复杂的接口设计
练习十通过模块实例调用实现大型系统的设计
练习十一简单卷积器的设计
附录一 A/D转换器的Verilog HDL模型机所需要的技术参数
附录二 2K*8位异步 CMOS 静态RAM HM65162模型
练习十二利用SRAM设计一个FIFO
第四部分语法篇
语法篇1 关于Verilog HDL的说明
一、关于 IEEE 1364标准
二、 Verilog简介
三、语法总结
四、编写Verilog HDL源代码的标准
五、设计流程
语法篇2 Verilog硬件描述语言参考手册
一、 Verilog HDL语句与常用标志符（按字母顺序排列）
二、系统任务和函数（System task and function）
三、常用系统任务和函数的详细使用说明
四、 Command Line Options 命令行的可选项
五、 IEEE Verilog 13642001标准简介
参考文献
555定时器有两个比较器 C1和 C2各有一个输入端连接到三个电阻R组成的分压器上，比较器的输出接到RS触发器上。此外还有输出级和放电管，输出级的驱动电流可达200mA 。
比较器C1和C2的参考电压分别为UR1和UR2，根据C1和C2的另一个输入端——触发输入和阈值输入，可判断出RS触发器的输出状态。当复位端为低电平时， RS触发器被强制复位。若无需复位操作，复位端应接高电平.由于三个电阻等值，所以当没有控制电压输入时
Ua=1/3UccUb=2/3Ucc
当控制电压外接时，如外接 ,则
为防止干扰，控制电压端悬空时，应接一滤波电容到地。
第1脚(接地;Ground):接电源负极.
第2脚(触发;Trigger):当第2脚电压低于1/3 Vcc时会令第3脚输出高电平,且第7脚对地开路.
第3脚(输出;Output):555的输出脚,输出电平是高是低,完全受第2、4、6脚控制.
第4脚(重置;Reset):第4脚电压小于0.4伏特时,第3脚输出低电平,同时令第7脚对地短路.
第5脚(控制电压;Control Voltage):这一脚与比较器的参考电压点相通,允许由外界电路改变第5脚及第6脚的动作电压.平时大多接一个0.01mF以上之电容器接地,以免555受到杂讯的干扰.
第6脚(临界;Threshold):当第6脚的电压高于2/3 Vcc时,第3脚输出低电平,同时第7脚对地短路.
第7脚(放电;Discharge):与第3脚同步动作.当第3脚输出高电平时,第7脚对地开路;在第3脚输出低电平时,第7脚对地短路.
第8脚(+/-Vcc):接电源正极.第8脚与第1脚之间电压可以是4.5~16伏特.