文章图片



文章图片



文章图片



文章图片


本文原创 ， 禁止搬运和抄袭 ， 违者必究！
很多芯片制造商都在想办法提高芯片性能 ， 让指甲盖大小的芯片可以容纳更多的晶体管 。 可是由于芯片物理规则的限制 ， 只能缓慢前行 。 要么是改变晶体管架构 ， 要么是探索新的方向 。
而中科院传来了一则喜讯 ， 在晶体管领域取得了一项新的进展 。 怎么回事呢？芯片领域有哪些前行方向呢？

关于晶体管研究 ， 中科院传来喜讯
芯片是一个非常复杂的电子元器件 ， 在制程工艺的发展下 ， 不断提高芯片性能 。 十几年前能实现微米芯片工艺 ， 现在进入到了3nm 。 期间跨越十几代的工艺历程 ， 每一次进步都是人类芯片工艺的里程碑 。
但是人类对芯片的探索还没有结束 ， 未来的路依旧很遥远 。 三星实现了3nm的量产 ， 台积电也会在下半年量产3nm ， 到2025年时还会量产2nm ， 再往下甚至还能突破1nm极限 。

然而越往下越难 ， 而且会出现鱼和熊掌不可兼得的情况 。 什么意思呢？意思就是当芯片制造商取得性能提升的同时 ， 也会受到功耗难以控制的情况 。 性能提升越大 ， 功耗也会随之增长 ， 所以功耗幅度和性能提升会成正比 。
但如果能从晶体管架构 ， 材料等方面入手 ， 改善晶体管的密度情况 ， 兴许能取得意想不到的效果 。 关于晶体管领域的研究 ， 中科院传来了喜讯 。
根据中科院微电子研究所公布的消息 ， 其在a-IGZO晶体管领域取得进展 ， 研究人员分析了a-IGZO晶体管的基本特性变化规律 ， 优化了金属半导体接触 ， 在研制双栅a-IGZO短沟道晶体管取得更优异的性能 。

需要知道的是 ， a-IGZO属于非晶铟镓锌氧化物 ， 由于其特性优异 ， 是完成高密度三维集成的最佳候选沟道材料之一 。 科研人员对a-IGZO展开研究是为了取得高密度三维集成的晶体管突破 。
简单来说a-IGZO对提升晶体管密度有一定的帮助 ， 如果相应的研究成果从理论走向实践 ， 并用于产业层面的话 ， 或能让芯片的性能迈入新的阶段 。
大家都知道 ， 芯片性能和晶体管是有很大关系的 ， 晶体管作为可变电流开关 ， 芯片可容纳晶体管数量越多 ， 那么性能提升就越明显 。

拿麒麟9000处理器来说 ， 这是台积电基于5nm工艺制程的芯片 ， 集成晶体管数量为153亿根 ， 比前一代的7nm麒麟990多出50亿根 。 这是通过改善芯片制程来实现的 ， 从7nm到5nm ， 历经两代工艺更迭 ， 才集成了额外的50亿根晶体管 。
但如果同样都是使用5nm制程 ， 同类芯片又能有多大的晶体管密度提升呢？同类工艺制程或许难以实现 ， 可要是从晶体管密度作为突破口的话 ， 密度越大 ， 可容纳的晶体管就能增多 。

基于这样的理论 ， a-IGZO或许能在未来被更多的科研人员关注 ， 将其推上商业进程 。 目前中科院微电子正对这项晶体管材料进行探索 ， 并取得了相应的进展 。
芯片领域的新方向
解决了晶体管的材料问题只是其一 ， 芯片性能还会受晶体管架构的影响 。 采用怎样的晶体管架构决定了能否将晶体管材料性能发挥出来 。

目前市面上主流的晶体管架构主要采用FinFET（鳍式场效应晶体管） ， 这是过去十年半导体行业主流的晶体管架构 。 但是发展到了5nm之后 ， 再往下就很难靠FinFET满足静电控制的需求了 。
继续往下只会加剧漏洞现象 ， 于是三星率先做出改变 ， 其量产的3nm采用了GAA（全环绕栅极晶体管）架构 。 和三星不同 ， 台积电需要到2025年才会用上GAA工艺 ， 即将量产的3nm仍会采用FinFET 。

至于台积电如何把控静电 ， 漏洞等问题 ， 就得看台积电自己了 。
可以知道的是 ， 三星选择的GAA晶体管架构有更明显的芯片性能提升 ， 若未来能够配合a-IGZO晶体管材料发展 ， 兴许能给芯片行业带来惊喜 。
【芯片|中科院传来喜讯，取得一项晶体管领域进展】