芯片|AMD 600系芯片组展现新的设计思路:推动多芯片战略,进一步降低成本

芯片|AMD 600系芯片组展现新的设计思路:推动多芯片战略,进一步降低成本

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芯片|AMD 600系芯片组展现新的设计思路:推动多芯片战略,进一步降低成本

AMD在Computex 2022上介绍了即将到来的Zen 4架构Ryzen 7000系列处理器 , 以及对应的AM5平台 , 包括了X670E、X670和B650三款芯片组 。 AMD目前600系列芯片组的这种设计和布局 , 与以往在消费级平台上所看到的情况有所不同 。
近日 , Angstronomics发表了一篇文章 , 详细叙述了AMD 600系列芯片组的设计思路和特点 。

AMD在进入DDR5时代后 , 客户端平台一开始将完全依赖第三方供应商设计的芯片组 , 据称分别来自于祥硕科技(ASMedia)和联发科(MediaTek) 。 不过目前似乎完全集中在祥硕科技 , 不确定联发科是否会参与 , 或者什么时候开始提供相关设计 。
AM5平台的600系列芯片组被称为Promontory 21(PROM21) , 会有三种配置:

  • 低端 - 大概率是A620 , 阉割的单个PROM21芯片 。
  • 中端 - B650 , 单个PROM21芯片 。
  • 高端 - X670 , 两个PROM21芯片 。
【芯片|AMD 600系芯片组展现新的设计思路:推动多芯片战略,进一步降低成本】A620会在稍后登场 , 或许是在等待AM5平台上的APU 。 高端X670采用了两个独立的芯片 , 以串联方式连接 , CPU连接到第一个PROM21芯片 , 然后第二个PROM21芯片再与第一个PROM21芯片相连 。
单个PROM21芯片(B650)的规格为:
  • 19x19 mm FCBGA封装
  • 最大功耗7W
  • 一条PCIe 4.0 x4上行到host
  • 两条PCIe 4.0 x4下行链路控制器(共8个通道)
  • 四个PCIe 3.0 x1 / SATAIII 6 Gbps端口灵活分配(4L PCIe + 2x SATA或2L PCIe + 4x SATA)
  • 六个USB 3.2 Gen 2 10 Gbps端口(其中两个端口可以融合成为一个USB 3.2 Gen 2x2 20Gbps端口 , 其余四个10Gbps USB端口)
  • 六个USB 2.0端口
一块B650主板的典型配置是一个PCIe 4.0 x4留给M.2 NVMe SSD , 剩余的PCIe 4.0再分配给Wi-Fi、2.5G以太网和PCIe x1扩展槽 。 如果是A620芯片组 , 则会禁用一条下行PCIe 4.0 x4链路 , 意味着没有了PCIe 4.0 x4 M.2插槽 。

两个PROM21芯片(X670)的规格为:
  • 19x19 mm FCBGA封装
  • 最大功耗7W x2
  • 一条PCIe 4.0 x4上行到host
  • 三条PCIe 4.0 x4下行链路控制器(共12个通道)
  • 八个PCIe 3.0 x1 / SATAIII 6 Gbps端口灵活分配(4L PCIe + 4x SATA或2L PCIe + 6x SATA)
  • 十二个USB 3.2 Gen 2 10 Gbps端口(其中四个端口可以融合成为一个USB 3.2 Gen 2x2 20Gbps端口 , 其余八个10Gbps USB端口)
  • 十二个USB 2.0端口
Wi-Fi和2.5G以太网可以连接PCIe 3.0通道 , 为M.2设备和其他PCIe扩展槽释放12个PCIe 4.0通道 。

AMD在X670系列芯片组上采用的串流解决方案 , 可以大大降低设计成本 , 祥硕科技只需要设计一款芯片组 , 就可以同时为AMD不同定位的主板提供对应的扩展接口和功能 。 从经济层面来说 , 只生产销量最多的一款中端芯片组 , 就能取代以往专门针对高端市场更大、更贵的解决方案 , 也更具成本效益 。
主板上分开放置两个PROM21芯片还有其他两个好处 。 一个是有利于散热 , 使得主板不需要被迫采用主动散热方式 , 减少了一些可能的故障和降低了成本 。 另外一个是第一个PROM21芯片可充当信号中继器 , 不需要额外的信号重定时器 , 以便PCIe信号到达主板较远的位置 , 一定程度上也能降低成本 。
不过X670系列芯片组的双芯片设计也不是没有坏处的 , 比如会增加系统的复杂性、可能存在设备争用带宽的情况、分拆通道本身就存在更高风险、带来了更多的故障点等 , 不过在实际使用中 , 这些问题应该不会影响到绝大多数用户 。 在Angstronomics看来 , AMD延续了2017年以来EPYC 7001系列CPU开始的多芯片思路 , 在相同扩展性下带来更大的成本优势 , 使其将类似的设计方法引入到芯片组上 。