本周|资讯丨国产RISC-V处理器“香山”正式发布：7月流片，基于台积电28nm 本周

本周，首届RISC-V中国峰会在上海科技大学举办。在本届大会上，中科院大学教授、中科院计算所研究员包云岗公布了国产开源高性能RISC-V处理器核心——香山。

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包云岗表示，建立“香山”的目的，是为了要建立一个像Linux那样的开源RISC-V核主线，既能被工业界广泛应用，又能支持学术界试验创新想法。最关键的是，一定要让它像Linux那样至少存活30年。

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据悉， “香山”于2020年6月11日正式启动，在GitHub上建立了代码仓库。而在接下来一年的时间中，共有25位同学和老师参与了香山的开发，共进行了821次主分支代码合并， 3296次代码提交（commit）， 5万余行代码， 400多个文档。

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香山以湖作为架构代号的命名，第一版架构代号是“雁栖湖” ， “雁栖湖”RTL代码于2021年4月完成，计划于7月基于TSMC28nm工艺流片，目前频率为1.3GHz 。
而第二代“南湖”计划在今年年底流片，将采用中芯国际14nm工艺，目标频率是2GHz 。

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其中雁栖湖”架构拥有11级流水、6发射、4个访存部件的乱序处理器核，在发射宽度上已经可以和一些ARM高端处理器核相当。不过由于使用的较旧的28nm台积电工艺，因此主频较低，预计达到1.3Ghz ，并且还未进行充分优化，因此实际性能还有不小的差距。
而第二代架构在性能上有大幅度提升，包云岗表示， “南湖”的目标是SEPC2006达到20分，即10/Ghz ，已经接近i9-10900K的11.08/GHz 。
并且在未来，通过持续迭代优化（“南湖”-->"X湖"-->"Y湖"-->……），其性能可达到ARMA76的水平。

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“香山”处理器核的开发的重要决策之一，是选择了敏捷设计语言Chisel ，原因是开发效率远高于Verilog ，实现相同的功能， Chisel代码量仅为Verilog的1/5 。

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此外另一个重要决策便是：高度重视构建支持敏捷设计的流程与工具。这为芯片的开发提供了科学的流程，保证了成功率。此外，研发团队还开发了十余种各具特色的工具，支撑起这套敏捷设计流程。

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官方表示，香山处理器核心的研发得到了北京智源人工智能研究院的支持，北京微核芯公司资深专家的支持。在第二期，还将联合字节跳动、ESWIN、优矽科技等合作伙伴共同开发。

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