来源：内容来自半导体行业观察（ID：icbank）原创 ， 作者：畅秋 。
当下 ， 虽说摩尔定律有些失灵 ， 但制程工艺依然在有条不紊地前行着 。 5nm节点工艺已经量产 ， 台积电的3nm也即将实现风险试产 ， 并于2022年实现量产 ， 而该公司的2nm工艺也已经排上了试产和量产日程 。 下一步 ， 就是要攻克1nm制程节点了 ， 但从目前情况来看 ， 1nm的研发还没有成熟 ， 还有诸多不确定因素 ， 因此 ， 其试产和量产何时能够排上日程 ， 还需要业界的共同努力 。
对于先进制程工艺（这里指10nm以下节点）来说 ， 其相对于较为成熟的制程来说 ， 相关芯片制造的各种因素都是全新的 ， 也是相当具有挑战性的 。 总体来看 ， 要想量产出可用的先进制程芯片 ， 特别是3nm、2nm和1nm ， 制造工艺和制造设备就成为了最具挑战性的因素 ， 其中 ， 制造工艺大致可分为晶体管架构和材料 ， 而制造设备的核心要素就是EUV光刻机 。 而以上这几项都是顶尖技术 ， 特别是对于1nm而言 ， 眼下这些技术还在研究阶段 ， 并未成熟 ， 只有解决掉它们 ， 1nm制程的量产才能真正提上日程 。
晶体管架构 目前 ， 台积电和三星都已经实现了7nm和5nm制程的量产 ， 相应的晶体管仍然采用FinFET架构 ， 随着向3nm和2nm的演进 ， FinFET已经难以满足需求 ， gate-all-around（GAA）架构应运而生 ， 其也被称为nanosheet ， 而1nm制程对晶体管架构提出了更高的要求 。 为了将nanosheet器件的可微缩性延伸到1nm节点处 ， 欧洲研究机构IMEC提出了一种被称为forksheet的架构 。 在这种架构中 ， sheet由叉形栅极结构控制 ， 在栅极图案化之前 ， 通过在pMOS和nMOS器件之间引入介电层来实现 。 这个介电层从物理上隔离了p栅沟槽和n栅沟槽 ， 使得n-to-p间距比FinFET或nanosheet器件更紧密 。 通过仿真 ， IMEC预计forksheet具有理想的面积和性能微缩性 ， 以及更低的寄生电容 。
此外 ， 3D“互补FET”（CFET）也是1nm制程的晶体管方案 。 CFET技术的一个显着特征是与纳米片拓扑结构具有很强的相似性 。 CFET的新颖之处在于pFET和nFET纳米片的垂直放置 。 CFET拓扑利用了典型的CMOS逻辑应用 ， 其中将公共输入信号施加到nFET和pFET器件的栅极 。

本文插图
【1nm攻坚战打响】CFET器件的处理需要特别注意pFET和nFET的形成 。 用于pFET源/漏极的SiGe的外延生长用于在沟道中引入压缩应变 ， 以提高空穴迁移率 。 然后执行pFET栅极氧化物和金属栅极沉积 。 随后 ， nFET源极/漏极节点的外延Si生长 ， 随后的栅极氧化物和金属栅极沉积必须遵守现有pFET器件施加的材料化学约束 。

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