1nm攻坚战打响( 二 )

在VLSI 2020上， IMEC展示了CFET器件的第一个实验概念证明，它是在单片工艺中制造的。该团队设法克服了这一复杂工艺方案的关键工艺挑战，即从衬底开始，从下到上地加工CFET 。在CFET中，对底层器件(如pFET)进行加工后，再进行晶圆键合，形成顶层器件(如nFET)沟道，然后对顶层器件进行进一步加工。 CFET为顶层器件中使用的沟道材料提供了更灵活的选择。
除了IMEC和台积电之外，美国和中国大陆的相关研究机构也在进行1nm晶体管的研究，并取得了一定的成绩。
例如，今年4月，湖南大学物理与微电子科学学院教授刘渊团队通过使用范德华金属集成的方法，成功实现了1nm物理沟道长度的垂直场效应晶体管，为半导体器件性能的进一步提升提供了新的思路。晶体管的物理沟道长度，指的是晶体管内源极与漏极之间的距离，物理沟道长度是晶体管的一个关键性能指标：沟道长度越短，性能越好。
与传统的金属沉积技术相比，范德华金属集成可以实现原子级别平整的界面，从而保证超薄原子沟道近乎完美的平整度，进而最大限度地减少漏电流的发生。因此，采用范德华金属电极的器件，其器件的栅极调控和开关比有大幅度提高。
刘渊教授团队发现，具有5 nm沟道长度的垂直晶体管展示出了三个数量级的开关比，这比常规蒸镀电极的器件高出了一个数量级以上。而通过将沟道长度缩小到 0.65 nm ，单层器件的开关比有所下降，但范德华垂直晶体管依然展现出了本征的 N 型半导体特性，表明了短沟道效应在原子尺度下依然没有主导器件的性能。尽管在单层极限情况下器件展示出了一定的隧穿电流和短沟道效应，但他们依然证实，范德华金属电极可以实现具有器件功能的亚 1 nm垂直晶体管。
此外，中国科学院物理研究所研究团队构建了尺寸小于1nm ，由单个分子构成的晶体管器件。其利用可控烧蚀电极的方法构造了纳米金属电极对，把单个酞菁锰分子嵌入其中，门电极对其中的多个分子轨道能量进行静电调控，首次在实验上报道了二阶近藤效应的演化方式，验证了数字重正化群计算方法中预言的线性关系。
材料在先进制程芯片的制造过程中，前道工序负责制造出相应结构的晶体管，而中间工序和后道工序则是将这些独立的晶体管连接起来，从而实现相应的芯片功能和性能，这就需要用到各种半导体材料。
如前文所述， 1nm制程需要用到forksheet ， CFET晶体管架构，这些架构对局部互连提出了新的要求，相应地，后道工序需要采用新型材料（如钌（Ru）、钼（Mo）和金属合金），还需要降低中间工序的接触电阻。