一个芯片是如何被设计出来的寄存器传输级 _芯片

寄存器传输阶段(芯片的设计方式)
对于很多其他IC专业的学生来说，往往很难理解数字IC设计从前端到后端的工作分工和功能需求。他们总是认为只有前端设计才是更受欢迎的，却忽略了功能验证和后端设计的价值和意义。
从就业的角度来看，三个岗位的优劣没有区别。都很吃香，缺人，工资也差不了多少。
更多的还是看你在选择的方向上能犁多努力，能走多高多远。
数字前端始于设计架构，终于可以布局布线的网表。就是用设计好的电路来实现想法。
主要包括基本的RTL编程和仿真，前端设计还可以包括ic系统设计、验证、综合、STA和逻辑等价性检查。其中，IC系统设计是最难掌握的。需要多年的IC设计经验和对那个应用领域的熟悉，就像软件行业的系统架构设计一样，而RTL编程相当于软件编程。
数字后端从布局布线开始，到生成可以发送到foundry进行流式处理的GDSⅱⅱ文件结束。
就是制造设计好的电路，并在过程中实现想法。主要包括:后端设计简单来说就是P&R，比如芯片封装和引脚设计、版图规划、电源布线和功率验证、线间干扰的预防和纠正、时序收敛、自动布局布线、STA、DRC、LVS等。要求掌握和熟悉各种EDA工具和ic厂商的具体要求。
前端设计流程
1.需求分析和规格制定
市场调研，搞清楚需要什么样的功能芯片。
芯片规格和功能清单一样，是客户对芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能要求。
2.架构设计和算法设计
根据客户提出的规范要求，对部分功能进行算法化设计，提出设计方案和具体实现架构，划分模块功能。
3.HDL编码
使用硬件描述语言(VHDL，Verilog HDL，后者一般为行业公司所用)对模块功能进行代码描述和实现，即通过HDL语言描述实际的硬件电路功能，形成RTL(寄存器传输级)代码。
输入工具:具有强大的文本编辑功能，多种输入法(VHDL、Verilog、状态转移图、模块图等。)，语法模板，语法检查，自动生成代码和文档等功能。Active-HDL、VisualVHDL/Verilog等。
4.功能模拟(功能验证)
模拟是检查编码设计的正确性，如果不符合规范就重新设计编码。
你可以理解为验证是为设计纠错的存在，是验证的价值体现。一个小问题没发现，直接到后端设计，最终流不出来，损失巨大。所以好的IC设计公司一般设计和验证比例是1:3 。
并且设计和仿真验证是一个迭代的过程，直到验证结果表明它完全满足规范标准。这部分叫做预模拟。
先进行模块级仿真(IP级)，再放在一起进行芯片级仿真(芯片级) 。
仿真工具:Synopsys的VCS，Mentor ModelSim(Linux版本是Questasim)，cadence verilog-XL，Cadence NC-Verilog 。一些个人通常使用Modelsim，VCS是公司中使用最广泛的一个。
基于SystemVerilog的UVM 用于IP级验证，属于验证工程师的范畴。
5.逻辑综合-逻辑综合
逻辑是一个相对灵活的环节，有时候在前端，有时候在后端，不同公司安排的不一样。
仿真通过，进行逻辑综合。逻辑是在门级将HDL代码翻译成网表。
需要为合成设置约束，即你希望合成的电路在面积、时序等目标参数方面达到的标准。逻辑综合需要基于具体的综合库，门电路基本标准单元的面积和时序参数在不同的库中是不一样的。所以集成库不一样，集成电路在时序和面积上也不一样。一般来说，综合完成后，需要再次做仿真验证(这也叫后仿真)
综合工具:设计Synopsys的编译器，仿真工具可从以上三种仿真工具中选择。
6.静态时序分析
静态时序分析(STA)，静态时序分析，验证类，主要对电路进行时序验证，检查电路中是否存在违反建立时间和保持时间的情况。这是数字电路的基础知识。当一个寄存器出现这两种时序违规时，就没有办法正确采样数据和输出数据，所以基于寄存器的数字芯片的功能肯定会出现问题。
STA工具:Synopsys的黄金时间。
7.形式验证-形式
验证类别，从功能上验证综合网表(STA正在计时) 。
常用的是等价性检查，指的是功能验证后的HDL设计，比较集成网表的功能，看是否功能等价。这是为了保证HDL描述的电路功能在逻辑综合过程中没有被改变。
形式验证工具:Synopsys的有效性。
从设计层面来说，前端设计的结果就是芯片的门级网表电路。
后端设计流程
1.可测性设计
可测试性设计。芯片往往有自己的测试电路，DFT的目的是在设计时考虑未来的测试。DFT常用的是在设计中插入扫描链，将非扫描单元(如寄存器)改为扫描单元。关于DFT，有些书上有详细的描述，通过对比图片可以更好的理解。

一个芯片是如何被设计出来的 寄存器传输级

一个芯片是如何被设计出来的寄存器传输级