在同步时序电路设计过程中，对无效状态有哪些处理方法_生活广记

错。
【在同步时序电路设计过程中，对无效状态有哪些处理方法】
概念：
有效状态是指到达一个预期的逻辑功能的，并在状态转换关系中出现了的状态叫做有效状态。
无效状态是指在同步逻辑电路中为了实现有效状态而产生的对设计者来说是不期望出现（或者说不需要）的逻辑状态。
例1：如设计一个10进制计数器需采用4个触发器4个触发器有16个状态(0000-1111),从其中选出10个状态(称为有效状态)构成一个循环实现10进制计数器功能没用到的其他6个状态为无效状态
例2：如设计一个16进制计数器需采用4个触发器4个触发器有16个状态(0000-1111),使用了其全部的状态(称为有效状态)构成一个循环实现16进制计数器功能没用到的其他0个状态为无效状态
例1和例2 是不是回答了你的问题。
两个设计都已经是最简了，例1中的6个无效状态只是没有被设计者所使用，但它存在。
这句话应该这样说：同步时序逻辑电路中状态表没有达到最简可能会导致的出现更多的无效状态。
但反过来说就不对了。
J1=K1=1，Q1n=Q1';
J2=K2=Q1，Q2n=Q1*Q2' + Q1' * Q2；
J3=K3=Q1*Q2；Q3n=Q1*Q2*Q3' + (Q1*Q2)' * Q3；
初始时， Q1=Q2=Q3=0；
1CP： Q1=1，Q2=0 ， Q3=0；
2CP： Q1=0，Q2=1 ， Q3=0；
3CP： Q1=1，Q2=1，Q3=0；
4CP： Q1=0，Q2=0，Q3=1；
5CP： Q1=1，Q2=0 ， Q3=1；
6CP： Q1=0，Q2=1，Q3=1；
7CP： Q1=1，Q2=1，Q3=1；
8CP： Q1=0，Q2=0，Q3=0；
显然就是个8进制加计数器；