专业解析：麒麟9000芯片设计有多难？这才是国产芯片之光随着华为Mate40的发布

随着华为Mate 40的发布，麒麟9000芯片再一次站在了万众聚焦的闪光灯下。随着透露出来的信息越来越多，所有的人都发现这款芯片不仅仅是华为的巅峰之作，而且在全球范围内仅次于苹果A14芯片的超强SoC 。
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从麒麟9000的详细参数来看，配置了1个3.13 GHz的Cortex-A77, 3个2.54 GHz的Cortex-A77, 4个2.05GHz的Cortex-A55 ， 2个大核和1个小核NPU ， 24核心Mali-G78 MP24架构GPU ，同时内置了华为自主研发的巴龙5000 5G基带， LPDDR5内存颗粒等，整体硬件配置十分彪悍，尤其是5G基带的原生支持，连苹果的A14都没有。
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麒麟9000参数
【专业解析：麒麟9000芯片设计有多难？这才是国产芯片之光】在性能方面，尽管麒麟虽然对比苹果的A14仍有一点差距，但是比高通7nm旗舰骁龙865性能高出20% 。这款芯片作为国产芯片的巅峰之作，其芯片设计的难度对应也会非常高。从其公布的参数来看，作为芯片设计从业者的小编分析了以下几个方面，应该是这款芯片最具挑战性的地方：
5nm工艺的国内首发新工艺永远是芯片设计的梦魇。
首要其难度在于芯片代工厂在新工艺研发的时候会大量引入新的设计规则，而且新的设计规则的数量在进入10nm以下后增幅更加明显。诚然EDA工具软件会尝试自动解决这其中的大部分规则，以自动算法的形式来尽量避免违反设计规则，但是EDA工具在面对新工艺的过程中仍然有许多需要调整和优化，大大增加算法的复杂度，同时也可能引入更多的问题如软件不稳定， bug多，需要一线工程师配合debug工具问题，同时也需要工程师对很多暂时工具无解的问题找出对应的解决方法。
其次是EDA工具、各类仿真库文件和真实的芯片之间的精确度问题。业界所有的EDA和IP供应商都一直在尝试让仿真和真实芯片之间的误差尽量小。但是在5nm上，由于缺乏真实的流片芯片数据，早期的设计者永远也无法精确知晓误差到底有多少。当芯片的频率高达3GHz以上时，几十皮秒(10的-12次方)的误差都将让频率降低几十MHz ，而芯片中数以百万计的寄存器，任意一个高频核心中的寄存器的数据传输出现这种误差都会导致芯片频率无法上升。为应对这种问题，设计者需要对工艺的实际误差做大量的晶体管级别的仿真，同时与EDA工具厂商和芯片代工厂深度合作，以第一手的测试数据为基准，做大量的实验来验证仿真环境的合理性，甚至有可能在大规模量产前先流片一两次以采集实验数据。不管是哪些方法，都需要付出大量的人力物力和金钱来支持这一样的高强度研发。
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各个工艺晶体管缩小趋势
ARM A77的5nm集成CPU的核心架构虽然是华为从ARM买来的，但是这并不代表它没有技术含量。我们知道A77是ARM公司上一代的产品，在发布的时候是7nm工艺的IP 。一般来说，如果想要做到和ARM公布的参数一致，只需要完全复制ARM所有的设计环境即可，包括使用的工艺、IP面积、内部逻辑摆放、EDA工具设置和各类环境条件等，基本没有调整的余地。但是麒麟9000 A77的不同之处在于，它是在没有ARM的5nm成功经验的基础上自己进行设计集成的。新工艺的问题我们上面已经讲过了， IP的集成也会面临同样的问题，尤其是IP供应商没有对应的流片经验时尤其如此。设计过程中在逻辑代码基本不改的前提下，从综合、DFT到后端物理设计都需要重新来做，这中间的难度已经比其他绝大多数芯片都要困难了。在新工艺的加持下，峰值频率做到3.13GHz ，在小编看来已经是相当不容易了。
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LPDDR5集成内存颗粒的集成一直是芯片设计中最大的难点之一。其问题在于尽管核心IP和部分外围控制电路可以买，但是要想集成到自己的芯片中并达到其对应的目标性能，仍然有很多工作要做。 DDR类型的IP集成的难点主要在于：复杂的时钟结构让达到目标频率变得更加困难；较大的IP占据很大面积，外围电路会分布在相对较窄的区域中，让逻辑的布局和时序收敛更加困难；电源完整性和信号完整性设计需要很多定制化处理，甚至需要工程师的丰富经验来手动完成。而LPDDR5是最新一代的产品，在集成过程中势必会遇到更多问题，甚至IP供应商都有可能在不断改进设计，因此能够成功流片实属不易。