电子工程世界：半导体微型互联世界里的大变化( 二 ) 当芯片制程低于7nm时

有无衬底
淘汰掉衬层(liner ，又称包覆层)可以节省整个工艺步骤，但也会对整体设计产生影响，并可能对这些非常昂贵的芯片的整体可靠性产生影响。
Brozek:“衬层和障碍层通常阻力很大。 “每个人都在寻找一种不需要衬层的新材料，而这正是驱动钴和钌等新材料的动力。 ”对于钴，你仍然需要一个成核层和一个衬层。对于钌，你可以尝试做无障碍，或衬里是溅射接触层可以对钌进行培养。没有衬层也可以培养钌。钌比铜更具有电阻性，但如果你考虑到你不需要屏蔽金属，这实际上是更好的。然而，可靠性还没有得到证实。目前还不清楚它在所有布局配置中的表现。用金属填充直线更简单。你可以说你所有的线条都是笔直完美的。你能负担得起锯齿形和双向图案，然后用金属填充吗?
CMP也会有同样的表现吗?所有这些都需要调查。一些失效模式只出现在大规模生产中，你可以观察到工具的可靠性和更差的弯角，以及其他有趣的事情。在生产过程中，以及芯片加工后，如何对其进行测试，是晶圆厂正在努力争取的一项任务。 ”
这也增加了设计的总成本，并不是所有在最先进的节点上工作的公司都认为这是必要的开支。
Lam'sFried：“这些互连的使用将取决于应用程序，你可能会在未来几年看到应用程序的碎片化。对于高可靠性的要求，衬垫、屏障和种子必须是绝对完美的，因此业界可能会使用更传统的材料来进行这些应用。还会有其他的应用程序没有相同的可靠性规格，我们可能会使用更先进的互连材料，在厚度上施加更大的压力，以获得更好的性能。我们会看到钌衬垫，或者使用钴、钼和其他材料(包括不同的电介质)的互连。你可能会制造出更多的多孔结构，承受更少的机械应力，并显示出更好的电容。这个领域的研究正在取得很大的进展，这些新的互联技术可能会得到实现，但它可能是非常具体的应用。 ”

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CFET埋入式电源线
众所周知，晶体管可以放大，但电线却不能，这就是为什么对于某些重要的功能而言，较粗的电线并不罕见。但在最先进的节点，已没有空间容纳更粗的电线。这会导致更高的电阻，更多的热量，增加IR下降。根据Boullart的说法，埋入式电源线将整个过程从中线移至线的前端，从而降低了轨道的高度。
Imec表示，将展弦比高达7且临界尺寸为18nm的钌线作为动力轨，在氧化过程中从FEOL处分离出来，而不是metal1layer 。达到低电阻率(8.8ohms/厘米) 。针对3nm的设计，研究机构会使用通过减金属蚀刻(subtractivemetaletch)的12nm钌线，它的长宽比为3.8和低于500欧姆/m的线路电阻。
这可能会对性能和密度产生重大影响。实际上，这种方法就像在晶体管下面挖隧道。正如Arm发现，在与Imec一起进行本项目工作时，背面供电的埋入式钌电力轨的IR降比正面供电的埋入式电力轨高7倍。
然而，也有一些意外。 Arm的首席研究工程师BrianCline表示，使用tapcells连接到鳍上，最终可能成为其他设备的障碍。 “我们还发现，用来开发这些设备的设计工具会以奇怪的方式失效，特别是，这些工具无法识别metal0以下的电力轨道。 ”
结论
metal1和metal0的互连正在成为性能的瓶颈和制造的挑战，促使代工厂和研究小组将不断利用新材料、路由信号的新方法，以及如何制造这些互连和将它们放置在何处的全新方案。
但这只是互联的一种类型。互连更像是不同技术的堆栈，有些在不同的抽象层次上运行，具有完全不同的属性和设计参数。
【电子工程世界：半导体微型互联世界里的大变化】翻译自——semiengineering